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狠甩三星,臺積電推出5納米開放創新平臺設計架構

—— 狠甩三星  臺積電推出5納米開放創新平臺設計架構
作者:陳玉娟時間:2019-04-04來源:DigiTime收藏

制程技術領先幅度持續擴大,3日正式宣布在開放創新平臺(Open Innovation Platform;OIP)之下推出設計架構的完整版本,協助客戶實現支持下一世代先進行動及高效能運算應用產品的系統單芯片設計,目標鎖定具有高成長性的5G與人工智能(AI)市場。

本文引用地址:http://www.tsejo.com.cn/article/201904/399230.htm

全球7納米以下先進制程戰場,只剩下、三星(Samsung Electronics)以及英特爾(Intel)等3家參賽者,不過,隨著搶先進入7納米制程,且支持極紫外光(EUV)微影技術的7納米加強版(7+)制程已按既定時程于3月底量產,而全程采用EUV技術的制程亦已進入試產后,不僅制程技術已與英特爾平起平坐,更是將預計2020年才會進入7納米EUV世代的三星狠甩在后,在晶圓代工版圖可望進一步擴大。

隨著臺積電搶先進入7納米制程,且全程采用EUV技術的5納米制程亦已進入試產后,不僅制程技術已與英特爾平起平坐,更是將三星狠甩在后。法新社

臺積電3日宣布,在開放創新平臺之下推出5納米設計架構的完整版本,協助客戶實現支持下一世代先進行動及高效能運算應用產品的5 納米系統單芯片設計,目標鎖定具有高成長性的5G與AI市場。電子設計自動化及矽智財領導廠商與臺積電已透過多種芯片測試載具合作開發并完成整體設計架構的驗證, 包括技術檔案、制程設計套件、工具、參考流程、以及矽智財。

臺積電5納米制程已進入試產階段,能夠提供芯片設計業者全新等級的效能及功耗最佳化解決方案,支持下世代的高階行動及高效能運算應用產品。相較于7納米制程,5納米創新的微縮功能在ARM Cortex-A72 的核心上能夠提供1.8倍的邏輯密度, 速度增快15%,在此制程架構之下也產生出優異的SRAM及類比面積縮減。

5納米制程享有極紫外光微影技術所提供的制程簡化效益,同時也在良率學習上展現了卓越的進展,相較于臺積電前幾代制程,在相同對應的階段,達到了最佳的技術成熟度。

臺積電5納米設計架構包括5納米設計規則手冊、SPICE模型、制程設計套件、以及通過矽晶驗證的基礎與接口矽智財,并且全面支持通過驗證的電子設計自動化工具及設計流程。在業界最大設計生態系統資源的支持下,臺積電與客戶之間已經展開密集的設計合作,為產品設計定案、試產活動與初期送樣打下良好基礎。

臺積電研究發展與技術發展副總經理侯永清表示,臺積電5納米技術能夠提供客戶業界最先進的邏輯制程,助其解決AI及5G所帶動對于更多運算能力的需求。在5納米世代,設計與制程需要密切的共同最佳化,因此,臺積電與設計生態系統伙伴緊密的合作,以確保在客戶需要時能夠提供經由驗證的矽智財組合與電子設計自動化工具。

最新的5納米制程設計套件目前已可取得用來支持生產設計,包括電路元件符號、參數化元件、電路網表生成及設計工具技術檔案,能夠協助啟動整個設計流程,從客制化設計、電路模擬、實體實作、虛擬填充、電阻電容擷取到實體驗證及簽核。

臺積電與設計生態系統伙伴合作,包括益華(Cadence)、新思科技(Synopsys)、Mentor Graphics、以及ANSYS,透過臺積電開放創新平臺電子設計自動化驗證專案來進行全線電子設計自動化工具的驗證,此驗證專案的核心涵蓋矽晶為主的電子設計自動化工具范疇,包括模擬、實體實作(客制化設計、自動布局與繞線) 、時序簽核(靜態時序分析、晶體管級靜態時序分析)、電子遷移及壓降分析(閘級與晶體管級) 、實體驗證(設計規范驗證、電路布局驗證)、以及電阻電容擷取。透過此驗證專案,臺積電與電子設計自動化伙伴能夠實現設計工具來支持5納米設計法則,確保必要的準確性,改善繞線能力,以達到功耗、效能、面積的最佳化,協助客戶充分利用臺積電5納米制程技術的優勢。

除了工具驗證外,臺積電也攜手電子設計自動化伙伴完成更進一層的設計流程驗證,透過完備的工具與流程的開發、改善及驗證,臺積電的客戶采用5納米制程技術能夠擁有最佳的解決方案將設計付諸實作,縮短設計周轉時間,達到首次投片即成功的目標。此外,臺積電也提供參考流程支持行動及高效能運算應用,針對新的設計方法以提升設計的質量與效率。

另外,5納米設計架構提供完備的矽智財組合,準備支持先進行動領域及高效能運算應用的需求。基礎矽智財包括高密度及高效能的標準資料庫組與存儲器編譯器,已可從臺積電及其矽智財生態系統伙伴取得。臺積電矽智財伙伴也提供接口矽智財核心,支持行動運算及高效能運算。目前臺積電客戶可經由TSMC Online下載整個臺積電5納米設計架構。

為進一步支持臺積電5納米設計架構的生產版本,Cadence 已通過臺積電最新的5納米1.0版本驗證過程,并且提供矽智財及集成的工具、流程及方法,來支持傳統與云端環境,包括臺積電的開放創新平臺虛擬設計環境,以確保客戶能夠擁有無間縫的使用者經驗。

對比之下,三星半年前就宣布7納米EUV制程進入量產,但迄今卻未見真正采用的產品,包括三星最新手機亦未使用自家7納米EUV制程。而據日前三星公布的資料顯示,華城廠區預計2019年底才會全面完工,也就是中7納米EUV制程真正大量生產時程將是在2020年中,目前客戶也只有與其達成合作協定的IBM,由于制程已落后臺積電,蘋果(Apple)、高通(Qualcomm)、NVIDIA等應不會在7納米EUV世代中冒險轉單三星,而超微(AMD)更早已宣布7納米以下全面擁抱臺積電,其它如賽靈思(Xilinx)、恩智浦(NXP)、德儀(TI),以及在智能型手機戰場與三星廝殺的華為,更不會與三星合作。市場也預期,砸下重金投入7納米以下制程的三星,殺價搶客戶勢在必行,其良率和臺積電產能表現將是對戰關鍵。




關鍵詞: 5納米 臺積電

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